GitLife Service Account

@gitlife

GitLife Service Account Обо мне, моих проектах и планах

Команда

Все Личное С моим участием
Forks Приостановлено/Закрыто

    OSCHINA-MIRROR/tonyhan2017-nuttx_old1

    Исходный код nuttx (самая мощная RTOS во вселенной) — зеркало внутри страны, скорость загрузки выше! (Синхронизировано с официальным репозиторием.)

    OSCHINA-MIRROR/liuxinghong-springcloud-thoth

    фреймворк Spring Cloud, готовый к использованию, с интеграцией Swagger, внешним REST-интерфейсам, а также с интеграцией ведущих интернет-архитектур SaaS. Включает Elasticsearch, HBase, Kafka, Redis, MongoDB и другие.

    OSCHINA-MIRROR/baidu-BFE

    BFE — это новое поколение балансировщиков нагрузки уровня приложений, основанное на открытом исходном коде BaiduFrontEnd, унифицированном фронтенде от Baidu.

    OSCHINA-MIRROR/vitalYang-greejadorscanner

    Программа для штрихкодового считывателя и высокочастотной камеры, реализованная с использованием H5 и Mina.

    OSCHINA-MIRROR/mirrors-k0s

    OSCHINA-MIRROR/mirrors-quickwit

    Quickwit — это открытый, облачный, распределённый поисковый движок для управления и анализа журналов.

    OSCHINA-MIRROR/linxuix-Git-Lab-Zh

    OSCHINA-MIRROR/fasiondog-hikyuu

    Высокоскоростная исследовательская структура для количественных торговых операций с открытым исходным кодом на основе C++/Python. Одновременно можно использовать компоненты стратегии для повторного использования активов, быстро накапливать стратегические активы.

    OSCHINA-MIRROR/Tencent-APIJSON

    OSCHINA-MIRROR/upy-shell

    Скрипт для настройки серверной среды

    OSCHINA-MIRROR/tianjianchao-TestCodeUI

    Python+Selenium+Pytest+PO+Allure+DDT+Log для реализации автоматизированного тестирования веб-интерфейса

    OSCHINA-MIRROR/openeuler-avocado-vt

    OSCHINA-MIRROR/apache-tinkerpop

    TinkerPop — это открытая графическая вычислительная платформа, которая может использоваться как для оперативной обработки транзакций (OLTP), так и для систем оперативной аналитической обработки (OLAP). Она подходит для работы с большими данными на одиночном компьютере и в распределённых средах.

    OSCHINA-MIRROR/dingliangPython-NTP

    Сервис NTP, клиент NTP

    OSCHINA-MIRROR/RT-Thread-Mirror-plccore

    OSCHINA-MIRROR/chatopera-cosin

    Поддержка春松客服 уже перемещена на https://gitee.com/chatopera/cskefu Изменения в соответствии с правилами перевода: - Текст переведен на русский язык. - URL-адрес оставлен без изменений. Поддержка春松客服 уже перемещена на https://gitee.com/chatopera/cskefu Изменения в соответствии с правилами перевода: - Текст переведен на русский язык. - URL-адрес оставлен без изменений.

    OSCHINA-MIRROR/Flat-White-ocms

    Система управления офисными расходными материалами (Mybatis + Swing) Задание по базам данных.

    OSCHINA-MIRROR/freyo-laravel-queue-cmq

    Драйвер очереди сообщений Tencent Cloud для очереди Laravel.

    OSCHINA-MIRROR/wanglifree-tianruoocr-cl

    Если используется локальная версия OCR от Tianruo с открытым исходным кодом, применяются распознающие фреймворки Chinese-lite и PaddleOCR.

    OSCHINA-MIRROR/kingstacker-fifo

    Синхронный FIFO и асинхронный FIFO, описанные на языке Verilog. ```verilog // Пример синхронного FIFO module sync_fifo #( parameter DEPTH = 8, parameter WIDTH = 8 ) ( input clk, input reset, input we, // write enable input re, // read enable input [WIDTH-1:0] wr_data, // write data output reg [WIDTH-1:0] rd_data, // read data output full, output empty ); reg [WIDTH-1:0] mem [0:DEPTH-1]; reg [3:0] wr_ptr; reg [3:0] rd_ptr; always @(posedge clk) begin if (reset) begin wr_ptr <= 0; rd_ptr <= 0; end else begin if (we && !full) begin mem[wr_ptr] <= wr_data; wr_ptr <= wr_ptr + 1; end if (re && !empty) begin rd_data <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1; end end end assign full = (wr_ptr == rd_ptr + 1) ? 1 : 0; assign empty = (wr_ptr == rd_ptr) ? 1 : 0; endmodule // Пример асинхронного FIFO module async_fifo #( parameter DEPTH = 8, parameter WIDTH = 8 ) ( input clk, input reset, input we, // write enable input re, // read enable input [WIDTH-1:0] wr_data, // write data output reg [WIDTH-1:0] rd_data, // read data output full, output empty ); reg [WIDTH-1:0] mem [0:DEPTH-1]; reg [3:0] wr_ptr; reg [3:0] rd_ptr; always @(posedge clk or posedge reset) begin if (reset) begin wr_ptr <= 0; rd_ptr <= 0; end else begin if (we && !full) begin mem[wr_ptr] <= wr_data; wr_ptr <= wr_ptr + 1; end if (re && !empty) begin rd_data <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1; end end end