Синхронный FIFO и асинхронный FIFO, описанные на языке Verilog. ```verilog // Пример синхронного FIFO module sync_fifo #( parameter DEPTH = 8, parameter WIDTH = 8 ) ( input clk, input reset, input we, // write enable input re, // read enable input [WIDTH-1:0] wr_data, // write data output reg [WIDTH-1:0] rd_data, // read data output full, output empty ); reg [WIDTH-1:0] mem [0:DEPTH-1]; reg [3:0] wr_ptr; reg [3:0] rd_ptr; always @(posedge clk) begin if (reset) begin wr_ptr <= 0; rd_ptr <= 0; end else begin if (we && !full) begin mem[wr_ptr] <= wr_data; wr_ptr <= wr_ptr + 1; end if (re && !empty) begin rd_data <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1; end end end assign full = (wr_ptr == rd_ptr + 1) ? 1 : 0; assign empty = (wr_ptr == rd_ptr) ? 1 : 0; endmodule // Пример асинхронного FIFO module async_fifo #( parameter DEPTH = 8, parameter WIDTH = 8 ) ( input clk, input reset, input we, // write enable input re, // read enable input [WIDTH-1:0] wr_data, // write data output reg [WIDTH-1:0] rd_data, // read data output full, output empty ); reg [WIDTH-1:0] mem [0:DEPTH-1]; reg [3:0] wr_ptr; reg [3:0] rd_ptr; always @(posedge clk or posedge reset) begin if (reset) begin wr_ptr <= 0; rd_ptr <= 0; end else begin if (we && !full) begin mem[wr_ptr] <= wr_data; wr_ptr <= wr_ptr + 1; end if (re && !empty) begin rd_data <= mem[rd_ptr]; rd_ptr <= rd_ptr + 1; end end end