auto.bat · OSCHINA-MIRROR/kingstacker-fifo

Слияние кода завершено, страница обновится автоматически

Войдите перед пожертвованием

Вы будете перенаправлены на Alipay для завершения платежа

Для выполнения этой операции требуется вход в учетную запись Gitlife. Войдите перед продолжением.

Перенаправить

Заполните причину отчета внимательно и по возможности подробно опишите ее.

Тип отчета

Причина отчета

Неприемлемый контент может быть отображен здесь и не будет показан на странице. Вы можете проверить и изменить его с помощью соответствующей функции редактирования.

Если вы подтверждаете, что содержание не содержит непристойной лексики/перенаправления на рекламу/насилия/вульгарной порнографии/нарушений/пиратства/ложного/незначительного или незаконного контента, связанного с национальными законами и предписаниями, вы можете нажать «Отправить» для подачи апелляции, и мы обработаем ее как можно скорее.

отменить

Создать

Синхронный FIFO и асинхронный FIFO, описанные на языке Verilog. ```verilog // Пример синхронного FIFO module sync_fifo #( parameter DEPTH = 8, parameter WIDTH = 8 ) ( input clk, input reset, input we, // write enable input re, // read enable input [WIDTH-1:0] wr_data, // write data output reg [WIDTH-1:0] rd_da... Развернуть

Пока нет обновлений

Содержание введения

Синхронный FIFO и асинхронный FIFO, описанные на языке Verilog.

```verilog
// Пример синхронного FIFO
module sync_fifo #(
    parameter DEPTH = 8,
    parameter WIDTH = 8
) (
    input clk,
    input reset,
    input we,  // write enable
    input re,  // read enable
    input [WIDTH-1:0] wr_data,  // write data
    output reg [WIDTH-1:0] rd_data,  // read data
    output full,
    output empty
);
    reg [WIDTH-1:0] mem [0:DEPTH-1];
    reg [3:0] wr_ptr;
    reg [3:0] rd_ptr;

always @(posedge clk) begin
        if (reset) begin
            wr_ptr <= 0;
            rd_ptr <= 0;
        end else begin
            if (we && !full) begin
                mem[wr_ptr] <= wr_data;
                wr_ptr <= wr_ptr + 1;
            end
            if (re && !empty) begin
                rd_data <= mem[rd_ptr];
                rd_ptr <= rd_ptr + 1;
            end
        end
    end

assign full = (wr_ptr == rd_ptr + 1) ? 1 : 0;
    assign empty = (wr_ptr == rd_ptr) ? 1 : 0;
endmodule

// Пример асинхронного FIFO
module async_fifo #(
    parameter DEPTH = 8,
    parameter WIDTH = 8
) (
    input clk,
    input reset,
    input we,  // write enable
    input re,  // read enable
    input [WIDTH-1:0] wr_data,  // write data
    output reg [WIDTH-1:0] rd_data,  // read data
    output full,
    output empty
);
    reg [WIDTH-1:0] mem [0:DEPTH-1];
    reg [3:0] wr_ptr;
    reg [3:0] rd_ptr;

always @(posedge clk or posedge reset) begin
        if (reset) begin
            wr_ptr <= 0;
            rd_ptr <= 0;
        end else begin
            if (we && !full) begin
                mem[wr_ptr] <= wr_data;
                wr_ptr <= wr_ptr + 1;
            end
            if (re && !empty) begin
                rd_data <= mem[rd_ptr];
                rd_ptr <= rd_ptr + 1;
            end
        end
    end

Главная

Для выполнения этой операции требуется вход в учетную запись Gitlife. Войдите перед продолжением.

OSCHINA-MIRROR/kingstacker-fifo

Опубликовать ( 0 )

Введение

Обновления

Участники

Язык

Недавние действия

OSCHINA-MIRROR/kingstacker-fifo .gitee-modal { min-width: 500px !important; } .gitee-modal .close { right: 0.6rem !important; }

Опубликовать ( 0 )

Введение

Обновления

Участники

Язык

Недавние действия

OSCHINA-MIRROR/kingstacker-fifo