Слияние кода завершено, страница обновится автоматически
<?xml version="1.0" encoding="UTF-8"?>
<DiamondModule name="pll_clk" module="PLL" VendorName="Lattice Semiconductor Corporation" generator="IPexpress" date="2020 07 27 22:14:11.793" version="5.8" type="Module" synthesis="lse" source_format="Verilog">
<Package>
<File name="pll_clk.lpc" type="lpc" modified="2020 07 27 22:14:09.000"/>
<File name="pll_clk.v" type="top_level_verilog" modified="2020 07 27 22:14:09.000"/>
<File name="pll_clk_tmpl.v" type="template_verilog" modified="2020 07 27 22:14:09.000"/>
</Package>
</DiamondModule>
Вы можете оставить комментарий после Вход в систему
Неприемлемый контент может быть отображен здесь и не будет показан на странице. Вы можете проверить и изменить его с помощью соответствующей функции редактирования.
Если вы подтверждаете, что содержание не содержит непристойной лексики/перенаправления на рекламу/насилия/вульгарной порнографии/нарушений/пиратства/ложного/незначительного или незаконного контента, связанного с национальными законами и предписаниями, вы можете нажать «Отправить» для подачи апелляции, и мы обработаем ее как можно скорее.
Опубликовать ( 0 )